Conception systématique de circuits VLSI de vision par émulation fonctionnelle, Ivan C. Kraljic, Francois Verdier, Georges M. Quénot and Bertrand Zavidovique, Rétine Electronique, ASIC-FPGA et DSP pour la vision et le traitement d'images en temps réel, pages 66-71, Evry, France, 27-28 mai 1997.

Une méthodologie complète de prototypage rapide de circuits VLSI de traitement d'images en temps réel est présentée. L'algorithme, décrit en langage fonctionnel, y est d'abord validé dans son environnement (temps réel et scènes réelles) grâce à un émulateur dédié : le Calculateur Fonctionnel. Deux méthodes pour intégrer l'algorithme ont été développées et mises en oeuvre : dérivation à partir de la description structurelle, et synthèse à partir de la description comportementale de l'algorithme.
L'adéquation entre la description des algorithmes et l'architecture de l'émulateur apporte des avantages importants en terme de facilité d'émulation, de qualité de la validation et d'intégrabilité.